Tématem navrženého projektu je metodika pro plánování testu struktury číslicových obvodů na úrovni meziregistrových přenosů (RT) sestávající z mnoha vzájemně propojených jednotek. Předpokládá se, že struktura obvodu byla již dříve analyzována a navržen způsob aplikace testu na jednotlivé jednotky. K tomuto účelu lze využít metodiku pro analýzu testovatelnosti, která byla vyvinuta v rámci nosného projektu a popsána navrhovatelem v jeho disertační práci. Tam byl též prezentován formální model analyzovaného obvodu a jeho vlastností důležitých z pohledu diagnostiky. Je tedy k dispozici model obvodu a výsledky předchozí analýzy, které říkají, jakým způsobem (po jakých cestách, s využitím kterých jednotek) bude probíhat aplikace testu každé konkrétní jednotky. V rámci tohoto projektu by se řešily otázky testu obvodu jako celku, tj. nejvýhodnější pořadí testu jednotek, možnosti proudového testovaní, synchronizace toku diagnostických dat a možnosti paralelizace testu jednotek obvodu. Řešení těchto otázek má přímý dopad na dobu, která bude pro aplikaci testu na každý vyrobený kus obvodu potřebná. Díky formálnímu přístupu a využitím formálních modelů dojde k převedení problémů diagnostiky do oblasti diskrétní matematiky a teoretické informatiky a bude možné hledat řešení mezi již známými a řešenými úlohami těchto disciplín. Spolu s již dříve vyřešenou analýzou testovatelnosti a nástroji pro generování testu se tak uživatelům dostane komplexního řešení diagnostiky i složitějších celků (vestavěných systémů).

Popis anglicky
The topic of the proposed project is a methodology for scheduling of a test of digital circuits structure at Register Transfer (RT) level. The structure consist of mutually interconnected units. It is supposed that the circuit structure was previously analysed from the testability point of view and the method of the test application for each unit was proposed. For this purpose, the testability analysis methodology developed under main project and introduced by proposer in his doctoral thesis can be used. In the same thesis, a formal model of the circuit under analysis and its properties important from the diagnostic point of view were presented. A starting point is the model of the circuit and results of previously performed testability analysis which say how (along which paths and using which units) the test application process will run for each tested unit. The aim of this project is to develop a formal methodology which identifies optimal sequence of the test of units, synchronization of diagnostic data flows and possibility of parallelization. The optimality of solutions of these problems directly affects the test application time. Due to the formal approach to the problem and utilisation of formal models, problems of the test application and scheduling will be converted to problems of discrete mathematics and theoretical computer science and it will be possible to use algorithms offered by these disciplines to solve the problems. Along with previously solved testability analysis problem and with test generation tools, the complex solution of the diagnostics of comprehensive (embedded) systems will be provided to user.

Klíčová slova
výpočetní technika, informatika, diagnostika počítačů, číslicové obvody, testovatelnost

Klíčová slova anglicky
computer science, informatics, computer diagnostics, digital circuits, testability