Detail projektu

Evoluční postupy pro zvýšení testovatelnosti číslicových obvodů

Období řešení: 01.01.2002 — 31.12.2002

O projektu

Se stále rostoucí složitostí číslicových obvodů a zkracováním doby potřebné pro uvedení daného množství nových obvodů na trh rostou snahy, jak co nejrychleji a zároveň co nejspolehlivěji otestovat, zda vyrobený obvod plní či neplní funkci, pro niž byl navržen. Existují proto automatizované techniky, které dokáží zjistit míru testovatelnosti daného obvodu, odhalit obtížně testovatelné body a navrhnout, jakou modifikací struktury obvodu lze dosáhnout zvýšení jeho testovatelnosti. Tyto techniky tzv. analýzy a zvýšení testovatelnosti jsou v rámci našeho projektu založeny na evolučních postupech, vyznačujích se zejména tím, že rychle konvergují k hledanému optimálnímu řešení - v našem případě k optimální (vzhledem k požadavkům návrháře) testovatelnosti obvodu.

Popis anglicky
With increasing digital circuits complexity and reducing the time-to-value and time-to-market values, efforts are growing how to at very short time and certainly test if a produced die does a function it was designed for. Thus, automated techniques evaluating digital circuit testability measures exist. These techniques are able to detect difficult-to-test nodes and to suggest the proper digital circuit structure modification leading to digital circuit testability enhancement. In the frame of our project, these so called testability analysis and enhancement techniques are based on evolutionary approaches and they can be characterized especially by their fast convergence to the searched solution - in our case to optimal (with respect to designer's claims) digital circuit testability.

Klíčová slova
řiditelnost, pozorovatelnost, testovatelnost, analýza testovatelnosti, evoluční postupy, návrh pro snadnou testovatelnost, scan, vkládání testovacích bodů

Klíčová slova anglicky
controllability, observability, testability, testability analysis, evolution approach, design for test, scan, test point insertion technique

Označení

FR1754/2002/G1

Originální jazyk

čeština

Řešitelé

Strnadel Josef, Ing., Ph.D.
- hlavní řešitel (01.01.2002 - 31.12.2002)
Kotásek Zdeněk, doc. Ing., CSc.
- spoluřešitel (01.01.2002 - 31.12.2002)

Útvary

Ústav počítačových systémů
- spolupříjemce (01.01.2002 - 31.12.2002)

Výsledky

STRNADEL, J., KOTÁSEK, Z. Optimising Solution of the Scan Problem at RT Level Based on a Genetic Algorithm. In Proceedings of 5th IEEE Design and Diagnostics of Electronics Circuits and Systems Workshop. Brno: Brno University of Technology, 2002. p. 44-51. ISBN: 80-214-2094-4.
Detail

STRNADEL, J., KOTÁSEK, Z. Normalized Testability Measures at RT Level: Utilization and Reasons for Creation. In Proceedings of 36th International Conference MOSIS`02 Modeling and Simulation of Systems. Vol. I. Ostrava: 2002. p. 297-304. ISBN: 80-85988-71-2.
Detail

STRNADEL, J. Evaluating Cost/Quality Trade-off Solutions Proposed During a DFT Process. In Proceeding of 8th Conference Student EEICT 2002. Brno: Brno University of Technology, 2002. p. 506-510. ISBN: 80-214-2116-9.
Detail

STRNADEL, J. Analýza a zlepšení testovatelnosti číslicového obvodu na úrovni meziregistrových přenosů. Brno: 2004.
Detail

STRNADEL, J. Normalized Testability Measures Based on RTL Digital Circuit Graph Model Analysis. In Proceedings of The fifth International Scientific Conference Electronic Computers and Informatics 2002. Edition 55. Košice: The University of Technology Košice, 2002. p. 200-205. ISBN: 80-7099-879-2.
Detail

STRNADEL, J. Analýza a zlepšení testovatelnosti RTL číslicového obvodu. In Sborník příspěvků ze semináře Počítačové Architektury & Diagnostika. Brno: Fakulta informačních technologií VUT v Brně, 2003. s. 24-29. ISBN: 80-214-2471-0.
Detail

STRNADEL, J., KOTÁSEK, Z. Testability Improvements Based on the Combination of Analytical and Evolutionary Approaches at RT Level. In Proceedings of Euromicro Symposium on Digital System Design Architectures, Methods and Tools DSD'2002. Los Alamitos: IEEE Computer Society Press, 2002. p. 166-173. ISBN: 0-7695-1790-0.
Detail