Ve světě se stále více uplatňuje jazyk Verilog a v současné době se prosazuje rozšířená verze SystemVerilog, která je výhodná zejména pro rozsáhlé konstrukce. V praxi se konstruktéři číslicových systémů často setkávají se zdrojovými texty napsanými ve Verilogu, a měli by být schopni tyto texty převzít, porozumět jim a upravit je pro vlastní potřeby. Lze proto očekávat, že konstruktéři uvítají příručku, která může zároveň sloužit i jako učebnice jazyka Verilog a být vodítkem k tomu, jak psát zdrojové texty pro návrhové systémy představující syntetizovatelné modely vytvářených číslicových systémů. Kniha je určena pro čtenáře, který se chce seznámit s jazykem Verilog a použít ho pro návrh programovatelných logických obvodů PLD a FPGA, a měla by jej připravit pro praktickou aplikaci těchto obvodů v číslicových konstrukcích. Je použitelná i pro zájemce, kteří se zaměřují na obvody ASIC. Důraz je kladen především na syntézu, simulace je probrána v rozsahu, který je potřebný pro ověření funkce takových aplikací. U čtenáře se předpokládá znalost číslicové techniky v rozsahu odpovídajícím základním kurzům technických vysokých škol. Užitečná je i orientační znalost obvodových struktur a funkčních bloků používaných v obvodech PLD a FPGA.

1. vyd.

jazyk Verilog, číslicová elektronika, verifikace číslicových systémů

726 Kč

Vazba: brožovaná

Počet kusů