Detail publikace

Verifikace testovatelnosti návrhu číslicového obvodu

ŠKARVADA, J.

Originální název

Verifikace testovatelnosti návrhu číslicového obvodu

Český název

Verifikace testovatelnosti návrhu číslicového obvodu

Typ

článek ve sborníku ve WoS nebo Scopus

Jazyk

cs

Originální abstrakt

Hlavním cílem této práce je vyvinout a implementovat softwarový systém pro zajištění automatizované verifikace testovatelnosti návrhu číslicového obvodu na úrovni meziregistrových přenosů (RT). Při implementaci systému je využito modelu C/E Petriho sítí. Vstupem do systému je formální specifikace návrhu číslicového obvodu a výstupem systému je rozhodnutí, zda je tento čislicový systém testovatelný či nikoliv.

Český abstrakt

Hlavním cílem této práce je vyvinout a implementovat softwarový systém pro zajištění automatizované verifikace testovatelnosti návrhu číslicového obvodu na úrovni meziregistrových přenosů (RT). Při implementaci systému je využito modelu C/E Petriho sítí. Vstupem do systému je formální specifikace návrhu číslicového obvodu a výstupem systému je rozhodnutí, zda je tento čislicový systém testovatelný či nikoliv.

Klíčová slova

Verifikace testovatelnosti návrhu číslicového obvodu, testovatelnost, I-cesta, I-režim, úroveň meziregistrových přenosů, částečný scan, C/E Petriho síť, konflikty a uváznutí , dosažitelnost značení, INA

Vydáno

07.10.2004

Nakladatel

Fakulta elektrotechniky a komunikačních technologií VUT v Brně

Místo

Brno

ISBN

80-214-2634-9

Kniha

Proceedings of 10th Conference and Competition Student EEICT 2004, Volume 1

Strany od

275

Strany do

277

Strany počet

3

URL

http://www.feec.vutbr.cz/EEICT/2004/sbornik/02-Magisterske_projekty/09-Pocitacove_systemy/06-xskarv02.pdf

BibTex 


@inproceedings{BUT17560,
  author="Jaroslav {Škarvada}",
  title="Verifikace testovatelnosti návrhu číslicového obvodu",
  annote="Hlavním cílem této práce je vyvinout a implementovat softwarový systém pro zajištění automatizované verifikace testovatelnosti návrhu číslicového obvodu na úrovni meziregistrových přenosů (RT). Při implementaci systému je využito modelu C/E Petriho sítí. Vstupem do systému je formální specifikace návrhu číslicového obvodu a výstupem systému je rozhodnutí, zda je tento čislicový systém testovatelný či nikoliv.",
  address="Fakulta elektrotechniky a komunikačních technologií VUT v Brně",
  booktitle="Proceedings of 10th Conference and Competition Student EEICT 2004, Volume 1",
  chapter="17560",
  institution="Fakulta elektrotechniky a komunikačních technologií VUT v Brně",
  year="2004",
  month="october",
  pages="275--277",
  publisher="Fakulta elektrotechniky a komunikačních technologií VUT v Brně",
  type="conference paper"
}