Detail projektu

Optimalizační postupy v diagnostice číslicových systémů

Období řešení: 01.01.2005 — 31.12.2007

O projektu

Obdobně jako v oblasti návrhu, tak i v oblasti diagnostiky číslicových systémů je pro úspěšné řešení dílčích problémů třeba hledat vhodný kompromis mezi řadou parametrů. Kvalita nalezeného kompromisu pak podstatným způsobem určuje konkurenceschopnost výsledného produktu. Jednodušší kompromisy může učinit člověk, složitější jsou výsledkem automatizovaného postupu. Tento projekt se bude zaměřovat na vybrané problémy z oblasti diagnostiky číslicových systémů, na jejich formální popis a snažit se o to, aby získané hluboké znalosti o těchto problémech byly využity k tomu, aby do optimalizačního procesu pro hledání daného kompromisu byla vnesena informace, která podstatně urychlí nalezení přijatelného kompromisu - např. vhodným zúžením prohledávacího prostoru. Dalším z cílů projektu bude algoritmizace navržených optimalizačních postupů, jejich ověření na vhodných číslicových systémech a publikace výzkumných výsledků na konferencích z oblasti návrhu a diagnostiky číslicových systémů.

Popis anglicky
In both digital circuit design area and diagnosis area a feasible trade-off among various constraints is to be investigated for the purposes of a successful solving of partial problems. The quality of the trade-off has a real impact on competition abilities of a result product. Usually, simple trade-offs can be resolved by a human, while the complex ones by an automated process. In this project, selected optimization problems from the area of digital circuit diagnosis will be dealt and solved; they will be formally described and utilized to speed-up the optimization process by injecting a very deep knowledge about the problem to the process (e.g., the speed-up can be done by a proper reduction of the problem search space). Further goals of the project are: algorithmization of the proposed methods, their implementation and verification on a set of digital systems, presentation and publication of gained results on conferences and workshops from digital circuit design and diagnosis area.

Klíčová slova
optimalizační postupy; kompromis; diagnostika; návrhová omezení; číslicový systém

Klíčová slova anglicky
optimizing methods; trade-off; diagnosis; design constraints; digital system

Označení

GP102/05/P193

Originální jazyk

čeština

Řešitelé

Strnadel Josef, Ing., Ph.D.
- hlavní řešitel (01.01.2005 - 31.12.2007)

Útvary

Ústav počítačových systémů
- spolupříjemce (01.01.2005 - 31.12.2007)

Zdroje financování

Grantová agentura České republiky - Postdoktorandské granty

- plně financující (2005-01-01 - 2007-12-31)

Výsledky

STRNADEL, J., PEČENKA, T., SEKANINA, L. On Testability Analysis Driven Generation of Synthetic Register-Transfer Level Benchmark Circuits. In Proceedings of 5th Electronic Circuits and Systems Conference. Bratislava: Slovak University of Technology in Bratislava, 2005. p. 107-110.
Detail

STRNADEL, J., KOTÁSEK, Z. Educational Tool for the Demonstration of Dft Principles Based on Scan Methodologies. In Proceedings of 8th Euromicro Conference on Digital System Design. Los Alamitos: IEEE Computer Society, 2005. p. 420-427. ISBN: 0-7695-2433-8.
Detail

STRNADEL, J. VIRTA: Virtual Port Based Register-Transfer Level Testability Analysis and Improvements. In Proceedings of 8th IEEE Design and Diagnostic of Electronic Circuits and Systems Workshop. Sopron: University of West Hungary, 2005. p. 190-193. ISBN: 963-9364-48-7.
Detail

KOTÁSEK, Z., STRNADEL, J. Testing Tools for Training and Education. In Proceedings of 12th International Conference on Mixed Design of Integrated Circuits and Systems. Krakow: Department of Microelectronics and Computer Science, Technical University of Lodz, 2005. p. 671-676. ISBN: 83-919289-9-3.
Detail

STRNADEL, J.; DHALI, A. Novel Optimizing Approach in the Area of STEP-Based Construction of Sessionless, Power-Constrainted, TAM and Time Optimal Test Schedules. In Proceedings of the 13th IEEE International Symposium and Workshop on the Engineering of Computer-Based Systems (ECBS). Los Alamitos, CA: IEEE Computer Society, 2006. p. 360-367. ISBN: 0-7695-2546-6.
Detail

KOTÁSEK, Z.; STRNADEL, J. SET: Interactive Tool for Learning and Training Scan-Based DFT Principles and Their Consequences to Parameters of Embedded System. In Proceedings of the 13th IEEE International Symposium and Workshop on the Engineering of Computer-Based Systems (ECBS). Los Alamitos, CA: IEEE Computer Society, 2006. p. 497-498. ISBN: 0-7695-2546-6.
Detail

DRÁBEK, V., KOTÁSEK, Z. Handbook of Testing Electronic Systems. In Handbook of Testing Electronic Systems. Praha: Czech Technical University Publishing House, 2005. p. 235-243. ISBN: 80-01-03318-X.
Detail

STRNADEL, J. On Distribution of Testability Values in Scan-Layout State-Space. In Proceedings of the 7th International Scientific Conference on Electronic Computers and Informatics. Košice: The University of Technology Košice, 2006. p. 308-313. ISBN: 80-8073-598-0.
Detail

STRNADEL, J. Educational Toolset for Experimenting with Optimizations in the Area of Cost/Quality Trade-Offs Related to Digital Circuit Diagnosis. In Proceedings of 14th Electronic Devices and Systems IMAPS CS International Conference. Brno: Brno University of Technology, 2007. p. 333-338. ISBN: 978-80-214-3470-7.
Detail

STRNADEL, J. On Encoding and Utilization of Diagnostic Information Extracted from Design-Data for Testability Analysis Purposes. In Proceedings of the 6th Electronic Circuits and Systems Conference. Bratislava: Slovak University of Technology in Bratislava, 2007. p. 171-176. ISBN: 978-80-227-2697-9.
Detail

STRNADEL, J. Testability Analysis and Improvements of Register-Transfer Level Digital Circuits. Computing and Informatics, 2006, vol. 25, no. 5, p. 441-464. ISSN: 1335-9150.
Detail

STRNADEL, J.; PEČENKA, T.; KOTÁSEK, Z. Measuring Design for Testability Tool Effectiveness by Means of FITTest_BENCH06 Benchmark Circuits. Computing and Informatics, 2008, vol. 27, no. 6, p. 913-930. ISSN: 1335-9150.
Detail

STRNADEL, J. Power-Constrained, Sessionless SOC Test Scheduling Based on Exploration of I-Schedule State-Space. In Proceedings of the 2006 IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems. Prague: Czech Technical University Publishing House, 2006. p. 161-162. ISBN: 1-4244-0184-4.
Detail