Course detail

VHDL Seminar

FIT-IVHAcad. year: 2018/2019

Basic VHDL language constructs, lexical description, VHDL source code. Data types, data objects, data classes, data objects declaration. VHDL language commands. Advanced VHDL features, VHDL 93. Delay modelling, time scheduling in VHDL. Combinational circuits modelling, "don't cares", tri-state-output circuits. Sequential circuits modelling, Mealy and Moore automata. Models testing, test benches. Designing at algorithm, register-transfer, and gate levels. Modelling for synthesis. Semantics for simulation and synthesis, delay in model. Programming techniques, shared components, flattening and structuring. Case studies of complex digital circuits: UART, RISC processor, FIR filter.

Learning outcomes of the course unit

The student should be able to describe and simulate complex digital systems using VHLD language constructs including both behavioral and structural description. This course is recommend as a co-requisite for INC and INP.

Prerequisites

Basic skills in programming and digital design, fundamentals of Boolean algebra.

Co-requisites

Not applicable.

Recommended optional programme components

Not applicable.

Recommended or required reading


  • Chang, K.C.: Digital Design and Modeling with VHDL and Synthesis, IEEE Computer Society Press, 1997
  • Armstrong, J.R. - Gray F.G.: Structured Logic Design with VHDL, Prentice-Hall, 1993
  • Armstrong, J.R. - Gray, F.G.: VHDL Design Representation and Synthesis, 2nd edition, Prentice Hall, ISBN 0-13-021670-4, 2000

Planned learning activities and teaching methods

Not applicable.

Assesment methods and criteria linked to learning outcomes

Project supported by the written technical report in English language.
Exam prerequisites:
Class credit is gained when minimal total score of 50% points is gained during a semester.

Language of instruction

Czech, English

Work placements

Not applicable.

Course curriculum

    Syllabus of lectures:
    1. Moderní návrh hardware (design flow), jazyky pro popis hardware (VHDL, Verilog), FPGA, úvod do číslicových systémů.
    2. Základní konstrukce jazyka VHDL, lexikální popis, zdrojový text ve VHDL.
    3. Datové typy, datové objekty, třídy objektů, deklarace datových objektů.
    4. Příkazy jazyka VHDL
    5. Pokročilé vlastnosti jazyka VHDL, zpoždění a plánování času.
    6. Popis kombinačních obvodů, třístavové obvody.
    7. Popis synchronních sekvenčních obvodů, popis konečných automatů, asynchronní sekvenční obvody.
    8. Modelování obvodů a událostně řízená simulace, testování obvodů a návrh testů, funkční simulace (ModelSIM), co-simulace.
    9. Syntéza obvodů, omezení (constraints), syntéza pro FPGA, časová simulace.
    10. Pokročilé techniky (pipelining, retiming, sdílení komponent, flattening a strukturování)
    11. Příkladová studie komplexních obvodů: řízení maticového LED displeje, UART, ETHERNET
    12. Příkladová studie komplexních obvodů: RISC procesor
    13. Obvody FPGA, využití masivního paralelismu v kryptografii (RC4, DES), DNA-alignment

    Syllabus - others, projects and individual work of students:
    Individual project.

Aims

To give the students the knowledge of syntax and semantics of hardware description language VHDL, its use for modelling, simulation, and synthesis of complex digital systems, as well as the skills in VHDL programming techniques and the use of professional design tools.

Classification of course in study plans

  • Programme IT-BC-3 Bachelor's

    branch BIT , 1. year of study, summer semester, 4 credits, compulsory-optional
    branch BIT , 2. year of study, summer semester, 4 credits, compulsory-optional

Type of course unit

 

Exercise

26 hours, optionally

Teacher / Lecturer

Syllabus


  1. Moderní návrh hardware (design flow), jazyky pro popis hardware (VHDL, Verilog), FPGA, úvod do číslicových systémů.
  2. Základní konstrukce jazyka VHDL, lexikální popis, zdrojový text ve VHDL.
  3. Datové typy, datové objekty, třídy objektů, deklarace datových objektů.
  4. Příkazy jazyka VHDL
  5. Pokročilé vlastnosti jazyka VHDL, zpoždění a plánování času.
  6. Popis kombinačních obvodů, třístavové obvody.
  7. Popis synchronních sekvenčních obvodů, popis konečných automatů, asynchronní sekvenční obvody.
  8. Modelování obvodů a událostně řízená simulace, testování obvodů a návrh testů, funkční simulace (ModelSIM), co-simulace.
  9. Syntéza obvodů, omezení (constraints), syntéza pro FPGA, časová simulace.
  10. Pokročilé techniky (pipelining, retiming, sdílení komponent, flattening a strukturování)
  11. Příkladová studie komplexních obvodů: řízení maticového LED displeje, UART, ETHERNET
  12. Příkladová studie komplexních obvodů: RISC procesor
  13. Obvody FPGA, využití masivního paralelismu v kryptografii (RC4, DES), DNA-alignment

Projects

13 hours, compulsory

Teacher / Lecturer

Syllabus

Individual project dividend into several parts.

eLearning

eLearning: opened course